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龍圖騰網獲悉成都中科微信息技術研究院有限公司申請的專利一種基于高速DAC和FPGA的大帶寬線性調頻信號產生方法獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN115166709B 。

龍圖騰網通過國家知識產權局官網在2025-09-05發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202210902356.9，技術領域涉及：G01S13/26；該發明授權一種基于高速DAC和FPGA的大帶寬線性調頻信號產生方法是由韓豐林;孫培林;湯小為;龔寧;馬曉瑛;代霞設計研發完成，并于2022-07-29向國家知識產權局提交的專利申請。

本一種基于高速DAC和FPGA的大帶寬線性調頻信號產生方法在說明書摘要公布了：本發明提供一種基于高速DAC和FPGA的大帶寬線性調頻信號產生方法，包括：通過高速DAC的參數確定DDSIP核的參數；通過LFM信號的帶寬B和持續時間τ計算相位控制字k0和Δk；將k0和Δk輸入FPGA，FPGA根據k0和Δk計算相位偏置koffm、初始相位增量kincm,0、相位增量的變化量dkinc，再根據dkinc計算輸入相位控制字增量kincm,i；配置M個DDSIP核，將koffm和kincm,i送入M個DDSIP核，輸出M路復信號；配置高速DAC，將M路復信號送至高速DAC完成上變頻，高速DAC輸出大帶寬LFM信號。本發明在滿足信號帶寬小于或等于DAC采樣帶寬的條件下可以產生任意調頻斜率的寬帶LFM信號，靈活性高，由精度帶來的帶寬積累誤差小。

本發明授權一種基于高速DAC和FPGA的大帶寬線性調頻信號產生方法在權利要求書中公布了：1.一種基于高速DAC和FPGA的大帶寬線性調頻信號產生方法，其特征在于，包括以下步驟： 步驟1、通過高速DAC的半采樣率和通道數M計算確定DDSIP核處理時鐘速率，確定DDSIP核的相位控制字量化位數，并根據高速DAC工作數據位寬確定DDSIP核輸出數據位寬； 步驟2、通過LFM信號的帶寬和持續時間預先計算好起始頻率所對應的DDS相位控制字，以及頻率增量所對應的DDS相位控制字； 步驟3、將相位控制字和作為FPGA的輸入信號，FPGA根據相位控制字和計算每一路DDSIP核的相位偏置和初始相位增量； 步驟4、FPGA根據相位控制字和計算出每一路DDSIP核的相位增量的變化量，再根據相位增量的變化量進行迭代計算每一路DDSIP核在時刻i的輸入相位控制字增量； 步驟5、配置M個DDSIP核，將相位偏置和相位控制字增量分別送入M個DDSIP核，輸出M路復信號；步驟5具體為：配置DDSIP核工作模式為PhaseGeneratorandSINCOSLUT，相位控制字位寬為q，工作時鐘為，配置DDSIP核輸出數據位寬與高速DAC工作數據位寬一致，將第m路DDSIP核的相位偏置接至DDSIP核的CHAN_0_POFF接口，將第m路DDSIP核在時刻i的輸入相位控制字增量接至DDSIP核的CHAN_0_PINC接口，DDSIP核輸出M路復信號； 步驟6、配置高速DAC，將M路復信號送至高速DAC完成上變頻，高速DAC輸出大帶寬LFM信號； 步驟2包括如下子步驟： 步驟2-1、LFM信號的表達式為： 其中，為起始頻率；，表示信號的調頻斜率；為時間； 步驟2-2、LFM信號的相位表達式為： 步驟2-3、將時間t離散化后得到相位表達式： ， 其中，為復信號的采樣周期；，表示LFM信號持續時間內的采樣點數； 步驟2-4、令，表示每個采樣點的頻率步進，則相位表達式進一步表示為： 步驟2-5、將LFM信號的相位對進行位量化，量化后的相位表示為： 步驟2-6、對步驟2-5的相位分M路抽取，則第m路的相位表示為： 其中，，表示第m路的第i個時刻點； 令，表示每路DDSIP核中起始頻率所對應的DDS相位控制字； 令，表示每路DDSIP核中頻率增量所對應的DDS相位控制字； 基于相位控制字和的第m路DDSIP核的相位表示為： ； 步驟3中第m路DDSIP核的相位偏置表示為： ； 步驟3中第m路DDSIP核的初始相位增量表示為： ； 步驟4中第m路DDSIP核的相位增量的變化量表示為： ； 步驟4中第m路DDSIP核在時刻i的輸入相位控制字增量表示為： 。

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