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龍圖騰網獲悉西南大學申請的專利基于憶阻器交叉陣列的全尺寸卷積計算器及其卷積方法獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN116090481B 。

龍圖騰網通過國家知識產權局官網在2025-09-05發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202211550060.1，技術領域涉及：G06G7/19；該發明授權基于憶阻器交叉陣列的全尺寸卷積計算器及其卷積方法是由王麗丹;譚金沛;段書凱設計研發完成，并于2022-12-05向國家知識產權局提交的專利申請。

本基于憶阻器交叉陣列的全尺寸卷積計算器及其卷積方法在說明書摘要公布了：基于憶阻器交叉陣列的全尺寸卷積計算器，其特征在于，包括卷積核矩陣；輸入陣列：輸出電路輸出卷積結果。一種全尺寸卷積計算器的卷積方法，卷積核矩陣獲取輸入數據，卷積核矩陣將低于憶阻器閾值電壓的脈沖電壓信號送卷積核正值輸入端，經運算電路后得m個數據；每個數據接入輸入陣列，在F個卷積計算單元內與存儲在憶阻器交叉陣列中的輸入數據實現累加求和；輸出結果。顯著效果，利用憶阻器陣列的高集成度和尺寸優勢，通過增加存儲區域來加速卷積計算；該卷積器能并行計算卷積矩陣上平鋪的所有卷積區域的卷積計算，計算效率顯著增加，且輸入數據越大，效果越顯著。

本發明授權基于憶阻器交叉陣列的全尺寸卷積計算器及其卷積方法在權利要求書中公布了：1.一種基于憶阻器交叉陣列的全尺寸卷積計算器，其特征在于，包括： 卷積核矩陣；包括2行m×d列憶阻器單元電路，2行憶阻器單元電路用于采集目標數據，每列憶阻器單元電路的列輸出對應并接輸入陣列的一個列輸入； 卷積矩陣：包括n行m×d列憶阻器單元電路，組成n行m×d卷積陣列，n行m×d卷積陣列按照卷積核輸出邏輯，連接在F組輸出電路上； 輸出電路輸出卷積結果； 所述n行m×d卷積陣列由n行m×d列憶阻器單元電路組成，每列憶阻器單元電路的運算憶阻器并接對應所述卷積核矩陣的列輸出； 每行憶阻器單元電路的行憶阻器接同一行選擇器； 每列憶阻器單元電路的列憶阻器接同一列選擇器； 確定d×d卷積核，n×m輸入陣列稀疏存儲，每隔一列進行逐列間隔d-1，逐行間隔1存儲，得到一個n行m×d列的卷積矩陣，對應卷積核矩陣變形為2行m×d列； 在n行m×d列卷積矩陣中排列有基本陣列單元，基本陣列單元的列數為d，行數為n，所有基本陣列單元依次排列至最后一列； 在卷積矩陣中還規劃有卷積計算單元，每個卷積計算單元依據d行d×d列規劃，按照步長s從第一行一列起復制并擴展到第n行m×d列，在n行m×d列的卷積矩陣中排列出F個卷積計算單元，并規劃出對應的F路卷積輸出，每路卷積輸出連接一個輸出電路； 所述n行m×d列卷積矩陣設置有接地選擇器、單元選擇器、行間選擇器、輸出選擇器； 接地選擇器：每一行中，所有憶阻器單元電路的MOS管源極并在一起之后，統一經接地選擇器接地； 單元選擇器，每一行中，每間隔d個憶阻器單元電路，就設置有一個單元選擇器，該單元選擇器連接在相鄰MOS管的源極之間； 每個卷積計算單元內，每一行憶阻器單元電路的MOS管源極都并接在一根行輸出線上； 行間選擇器：除第一行，每一行中，每d個憶阻器單元電路的兩側都設置有行間選擇器，該行間選擇器用于連接本行與上一行的行輸出線； 輸出選擇器：每個卷積計算單元內，所有行輸出線經行間選擇器串接以后，統一經一個輸出選擇器連接在該卷積計算單元的輸出線上。

如需購買、轉讓、實施、許可或投資類似專利技術，可聯系本專利的申請人或專利權人西南大學，其通訊地址為：400715 重慶市北碚區天生路2號；或者聯系龍圖騰網官方客服，聯系龍圖騰網可撥打電話0551-65771310或微信搜索“龍圖騰網”。