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龍圖騰網獲悉安徽大學申請的專利基于SRAM的浮點型乘累加快速運算電路及其芯片獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN119002859B 。

龍圖騰網通過國家知識產權局官網在2025-09-09發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202411116710.0，技術領域涉及：G06F5/01；該發明授權基于SRAM的浮點型乘累加快速運算電路及其芯片是由藺智挺;王鑫;李云昊;劉澤毅;劉玉;彭春雨;吳秀龍;胡薇;戴成虎;趙強;郝禮才設計研發完成，并于2024-08-15向國家知識產權局提交的專利申請。

本基于SRAM的浮點型乘累加快速運算電路及其芯片在說明書摘要公布了：本發明屬于集成電路技術領域，具體涉及一種基于SRAM的浮點型乘累加快速運算電路及其芯片。該電路基于SRAM陣列及其外圍電路設計，其中，SRAM陣列被按列劃分為指數和陣列、權重指數陣列和權重尾數陣列。在劃分后的SRAM陣列的基礎上，浮點型乘累加快速運算電路還包括：指數輸入模塊、尾數輸入模塊、加法器陣列、最大值尋找模塊、減法計數器、移位寄存器、加法器樹和標準化模塊。本發明采用全新的高帶寬異步指數標準化和指令并行排序的尾數對齊浮點計算流程，可以在指數相加的同時并行查找出最大值，并將尾數對齊中的減法移位按時間周期查找的方式替換，進而在更低的時間、面積和功耗開銷下實現浮點型數據的MAC存內計算。

本發明授權基于SRAM的浮點型乘累加快速運算電路及其芯片在權利要求書中公布了：1.一種基于SRAM的浮點型乘累加快速運算電路，其特征在于，其基于SRAM陣列及其外圍電路設計，并用于實現多組多bit浮點型的操作數與多bit浮點型的權重之間的乘累加運算；所述浮點型乘累加快速運算電路中的SRAM陣列被按列劃分為三個部分，分別為指數和陣列、權重指數陣列和權重尾數陣列； 所述浮點型乘累加快速運算電路還包括：指數輸入模塊、尾數輸入模塊、加法器陣列、最大值尋找模塊、減法計數器、移位寄存器、加法器樹和標準化模塊； 所述權重指數陣列中的各行用于按位預存權重中的指數部分；所述指數輸入模塊用于向所述加法器陣列中的各行輸入操作數的指數部分；所述加法器陣列用于讀取所述權重指數陣列的存儲值并計算出權重和操作數的指數和；所述尾數輸入模塊用于向所述權重尾數陣列中的各行輸入操作數的尾數部分；所述權重尾數陣列中的各行用于按位預存權重中的尾數部分，并利用自身具備的邏輯運算功能對權重和操作數的尾數部分執行乘法運算，得到尾數積； 所述最大值尋找模塊用于先獲取所述加法器陣列輸出的各行的指數和的計算結果，并在逐位向所述指數和陣列回寫指數和的同時確定最大指數；然后結合減法計數器和指數和陣列確定各行中計算出的指數和相對最大指數的位數差，并由移位寄存器根據位數差對相應行中計算出的尾數積進行移位；所述最大值尋找模塊中包括與SRAM陣列的行數對應的多個乒乓單元和多個比較單元；每個乒乓單元中包括寄存器一和寄存器二；在前一個周期，所述乒乓單元用于將加法器陣列計算出的指數和按照從低到高的順序依次讀取并存入到寄存器一中；并將寄存器一中各位數據逐位并寫入到寄存器二，寄存器二寫入的數據恢復為從高到低排列的指數和；在后一個周期，所述乒乓單元將寄存器二中的數據回寫到所述指數和陣列中的對應行，并在回寫過程中同步確定最大指數；乒乓單元還執行下一輪計算中的指數和讀取，并更新寄存器一；所述比較單元用于實現對回寫后的各行的指數和運算結果進行比較，確定最大指數； 所述加法器樹用于將完成移位后的各行的尾數積相加，得到尾數總和；最后由所述標準化模塊根據所述最大指數和所述尾數總和生成對應的乘累加運算結果。

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