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龍圖騰網(wǎng)獲悉燦芯半導體(蘇州)有限公司申請的專利一種PVT穩(wěn)定的逐次逼近型模數(shù)轉換器獲國家發(fā)明授權專利權，本發(fā)明授權專利權由國家知識產(chǎn)權局授予，授權公告號為：CN120357902B 。

龍圖騰網(wǎng)通過國家知識產(chǎn)權局官網(wǎng)在2025-09-02發(fā)布的發(fā)明授權授權公告中獲悉：該發(fā)明授權的專利申請?zhí)?專利號為：202510843429.5，技術領域涉及：H03M1/46；該發(fā)明授權一種PVT穩(wěn)定的逐次逼近型模數(shù)轉換器是由林志倫;段江昆;郭依靜設計研發(fā)完成，并于2025-06-23向國家知識產(chǎn)權局提交的專利申請。

本一種PVT穩(wěn)定的逐次逼近型模數(shù)轉換器在說明書摘要公布了：本發(fā)明公開了一種PVT穩(wěn)定的逐次逼近型模數(shù)轉換器，屬于模數(shù)轉換器設計技術領域，該模數(shù)轉換器由開關電容DAC模塊、比較器、逐次逼近邏輯電路和延時調(diào)節(jié)電路構成；其中，開關電容DAC模塊IDAC接收差分輸入信號Vip，Vin以及參考電平Vrefp，Vrefn；開關電容DAC模塊的電容頂板輸出電壓Vcp，Vcn分別連接到比較器ICMP的正、負輸入端中。本發(fā)明通過自動檢測剩余轉換時間、調(diào)節(jié)延時的方式兼容了PVT工藝角、電源電壓、溫度最快跟最慢的情況，可以解決傳統(tǒng)的設計中為了兼容最快跟最慢的情況，會將最慢情況剛好用滿整個轉換時間，整體給開關電容DAC的驅(qū)動以及參考電平產(chǎn)生電路加入額外的功耗跟去耦彌補最快情況下開關電容DAC建立時間問題。

本發(fā)明授權一種PVT穩(wěn)定的逐次逼近型模數(shù)轉換器在權利要求書中公布了：1.一種PVT穩(wěn)定的逐次逼近型模數(shù)轉換器，其特征在于，該模數(shù)轉換器由開關電容DAC模塊、比較器、逐次逼近邏輯電路和延時調(diào)節(jié)電路構成； 其中，開關電容DAC模塊IDAC接收差分輸入信號Vip，Vin以及參考電平Vrefp，Vrefn；開關電容DAC模塊的電容頂板輸出電壓Vcp，Vcn分別連接到比較器ICMP的正、負輸入端中；比較器的正、負輸出信號為Q，QB作為輸入信號連接到逐次逼近邏輯電路中；逐次逼近邏輯電路的延時電路產(chǎn)生比較器的輸入時鐘CMP_CK輸入到比較器的輸入端，逐次逼近邏輯電路根據(jù)比較器的結果逐步輸出開關電容陣列的控制信號Dac_ctln-1:0；同時，逐次逼近邏輯電路輸出復位信號rst_syn以及經(jīng)過延時的轉換完成信號finish_dly到延時調(diào)節(jié)電路；延時調(diào)節(jié)電路輸出經(jīng)過調(diào)節(jié)后的比較器時鐘延時控制信號dly_out2:0到逐次逼近邏輯電路的延時電路中，控制比較時鐘的延時檔位；逐次逼近邏輯電路輸出最終的模數(shù)轉換數(shù)字信號Doutn-1:0； 所述延時調(diào)節(jié)電路根據(jù)逐次逼近邏輯電路輸出的經(jīng)過延時的轉換完成信號finish_dly與輸入時鐘ckdff進行比對； 其中，輸入時鐘ckdff與整個模數(shù)轉換器的采樣時鐘同頻同相位，采樣階段輸入時鐘ckdff為高電平，轉換階段輸入時鐘ckdff為低電平； 當逐次逼近轉換完成后還有冗余時間時，延時調(diào)節(jié)電路將增加輸入的延時控制信號dly_out2：0的檔位，利用上前述的冗余時間，以此來緩解在快的PVT情況下開關電容DAC的建立壓力，從而可以減小開關電容DAC的驅(qū)動壓力以及參考電平產(chǎn)生電路的功耗； 所述延時調(diào)節(jié)電路包括D觸發(fā)器I11，I13，I15，I17，I20，I21，I25，I27，I29，I31和I33、反相器I12，I14，I16，I18，I26，I28，I30，I32和I34、或非門I19，I39、與非門I37，I38、與門I40、或門I36，I41，I42，I43、加法器I22，I23，I24和延時單元I35； 其中，finish_dly線連接到D觸發(fā)器I11的CK端，D觸發(fā)器I11的輸出D端經(jīng)過反相器I12連接到I11的輸入Q端以及D觸發(fā)器I13的CK端；D觸發(fā)器I13的輸出D端經(jīng)過反相器I14連接到I13的輸入Q端以及D觸發(fā)器I15的CK端；D觸發(fā)器I15的輸出D端經(jīng)過反相器I16連接到D觸發(fā)器I15的輸入Q端、D觸發(fā)器I17的CK端以及或非門I19的其中一個輸入端；D觸發(fā)器I17的輸出D端經(jīng)過反相器I18連接到D觸發(fā)器I17的輸入Q端以及或非門I19的另外一個輸入端； 所述D觸發(fā)器I11，I13，I15和I17的復位端R端皆連接到cnt_rst；輸入時鐘ckdff線連接到D觸發(fā)器I25的CK端，D觸發(fā)器I25的D端連接信號ckcnt0經(jīng)過反相器I26連接到D觸發(fā)器I25的Q端以及D觸發(fā)器I27的CK端；D觸發(fā)器I27的輸出D端連接信號ckcnt1經(jīng)過反相器I28連接到D觸發(fā)器I27的Q端，以及D觸發(fā)器I29的CK端；D觸發(fā)器I29的輸出D端連接信號ckcnt2經(jīng)過反相器I30連接到D觸發(fā)器I29的Q端，以及D觸發(fā)器I31的CK端；D觸發(fā)器I31輸出D端連接信號ckcnt3經(jīng)過反相器I32連接到D觸發(fā)器I31的Q端，以及D觸發(fā)器I33的CK端；D觸發(fā)器I33輸出D端連接信號ckcnt4經(jīng)過反相器I34連接到D觸發(fā)器I33的Q端；信號ckcnt0，ckcnt1分別連接到與非門I37的兩個輸入端；信號ckcnt2，ckcnt3分別連接到與非門I38的兩個輸入端；與非門I37和I38的輸出端分別連接到或非門I39的兩個輸入端；或非門I39的輸出端以及輸入時鐘ckdff分別連接到與門I40的兩個輸入端；D觸發(fā)器I25，I27，I29，I31和I33的復位端皆連接到cnt_rst信號上；信號ckcnt4連接到延時單元I35的輸入端A端，經(jīng)過邏輯單元I35的輸出端O端連接到或門I36的其中一個輸入端，或門I36的另外一個輸入端連接到rst_syn上，或門I36的輸出端連接到信號cnt_rst中； 所述或非門I19的輸出連接到D觸發(fā)器I20的Q端；與門I40的輸出端連接到D觸發(fā)器I20的CK端；D觸發(fā)器I20的輸出端D端連接到D觸發(fā)器I21的Q端；D觸發(fā)器I21的D端連接到加法器I22的A端，D觸發(fā)器I21的CK端連接到輸入信號ck端；D觸發(fā)器I20，I21的復位端R端皆連接到rst_syn中；加法器I22，I23和I24的B端分別輸入原始延時控制信號dly_in2:0；加法器I22的CO端連接到加法器I23的A端，加法器I23的CO端連接到加法器I24的CO端；加法器I22，I23和I24的S端分別連接到或門I41，I42和I43的輸入端；加法器I24的CO端連接到或門I41，I42和I43的另一個輸入端；或門I41，I42和I43的輸出端分別輸出延時控制信號dly_out2:0。

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