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龍圖騰網獲悉電子科技大學;北京遙感設備研究所申請的專利一種基于1T1R憶阻器和原位計算的二值神經網絡加速系統獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN117313810B 。

龍圖騰網通過國家知識產權局官網在2025-08-26發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202311181942.X，技術領域涉及：G06N3/063；該發明授權一種基于1T1R憶阻器和原位計算的二值神經網絡加速系統是由劉洋;潘瑞城;白劍;張逍洋;王俊杰設計研發完成，并于2023-09-13向國家知識產權局提交的專利申請。

本一種基于1T1R憶阻器和原位計算的二值神經網絡加速系統在說明書摘要公布了：本發明公開了一種基于1T1R憶阻器和原位計算的二值神經網絡加速系統，涉及半導體集成電路和神經網絡領域。本發明利用了1T1R憶阻器陣列中憶阻器的存儲特性，并設計了原位計算計數器電路和對應的輸入數據編碼方法，通過存內計算的結構對二值神經網絡進行加速。因為本發明不包含ADC結構，所以在對網絡進行加速的同時也具有高可靠性。相較于傳統的憶阻器村內計算加速器，本發明不僅只需要用到憶阻器的兩個狀態，具有很高的硬件實現性，而且無ADC結構，具有更高的集成度和可靠性。本發明可以應用于高實時性的目標識別、圖像分類、點云分類、語義分割、自然語言處理、人體姿態估計。

本發明授權一種基于1T1R憶阻器和原位計算的二值神經網絡加速系統在權利要求書中公布了：1.一種基于1T1R憶阻器和原位計算的二值神經網絡加速系統，其特征在于，包括如下模塊：憶阻器陣列模塊、憶阻器讀寫電路模塊、原位計算計數器模塊、數據輸入模塊、移位器和加法器模塊、通信模塊、控制器模塊； 其中，數據輸入模塊、移位器和加法器模塊、通信模塊、控制器模塊位于FPGA中；二值神經網絡的權重通過上位機發送到通信模塊，通信模塊再將二值神經網絡的權重數據發送至憶阻器讀寫電路模塊，然后憶阻器讀寫電路模塊將權重載入到憶阻器陣列模塊中；上位機將二值神經網絡運算的輸入數據發送至數據輸入模塊，數據輸入模塊將二值神經網絡運算的輸入數據轉換為WL信號并輸入到憶阻器陣列模塊中，從而控制憶阻器陣列中與憶阻器連接的MOS管的打開與關閉；憶阻器陣列模塊既用于存儲二值神經網絡的權重，又參與二值神經網絡的運算，通過憶阻器陣列模塊進行乘法運算，乘法運算的結果通過BL信號輸出給原位計算計數器模塊，原位計算計數器模塊負責完成矩陣運算中的加法運算，進行加操作或者減操作，然后將運算結果發送給通信模塊，通信模塊將運算結果發送給移位器和加法器模塊，移位器和加法器模塊將輸入中每個bit的運算結果進行移位和累加后，將結果發送給通信模塊，再通過通信模塊發送給上位機； 控制器模塊負責控制FPGA中的數據輸入模塊、移位器和加法器模塊、通信模塊的啟動； 數據輸入模塊由多個D觸發器與數個邏輯門組成，輸入為時鐘信號，將需要發送給憶阻器陣列的輸入數據輸出為WL信號，D觸發器的數量與WL信號的數量相同，D觸發器與數個邏輯門構成的組合電路用于生成WL信號，以實現每個時鐘周期都使一個輸入數據為1對應的WL信號拉高一個周期，且輸入數據為0對應的WL信號不拉高；當數據輸入模塊最左端D觸發器輸入端拉高一個周期后，所有輸入為1的WL信號也會依次分時拉高一個周期；如果與WL信號相連的憶阻器的權重為+1，則當WL信號拉高時，該憶阻器對應的BL信號也會拉高，如果與WL信號相連的憶阻器的權重為-1，則當WL信號拉高時，該憶阻器對應的BL信號會拉低；設WL信號共有n個，與WLk信號和BLm信號相連的憶阻器存儲的權重為Wk m，與WLk信號對應的輸入為Xk，其中，m是列標記，k是行標記，則BLm信號對應的運算結果OUTm，如公式1所示：

如需購買、轉讓、實施、許可或投資類似專利技術，可聯系本專利的申請人或專利權人電子科技大學;北京遙感設備研究所，其通訊地址為：611731 四川省成都市高新區（西區）西源大道2006號；或者聯系龍圖騰網官方客服，聯系龍圖騰網可撥打電話0551-65771310或微信搜索“龍圖騰網”。