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龍圖騰網獲悉上海科技大學申請的專利一種始終線性放電和減少數字步驟的D6T存內計算加速器獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN115658009B 。

龍圖騰網通過國家知識產權局官網在2025-08-22發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202211285251.X，技術領域涉及：G06F7/544；該發明授權一種始終線性放電和減少數字步驟的D6T存內計算加速器是由張宏圖;束宇豪;哈亞軍設計研發完成，并于2022-10-20向國家知識產權局提交的專利申請。

本一種始終線性放電和減少數字步驟的D6T存內計算加速器在說明書摘要公布了：本發明公開了一種始終線性放電和減少數字步驟的D6T存內計算加速器。在本發明所公開的存內計算加速器中，提出了三種有效技術：1一個解耦合的6TD6T位單元，能在0.4V下可靠運行并在0.26V情況下待機，支持解耦合雙端口的并行處理；2一種始終線性放電卷積機制ALDCM，它不僅能夠降低位線電壓，而且還能在位線的整個電壓范圍內始終保持線性計算；3偏置電壓時間轉換器BVTC的旁路減少了數字步驟，但在低電壓下仍保持高能效和計算密度。存內計算加速器的測量結果顯示，其平均能效為8918TOPSW8b×8b，55nmCMOS工藝的平均計算密度為38.6TOPSmm28b×8b。

本發明授權一種始終線性放電和減少數字步驟的D6T存內計算加速器在權利要求書中公布了：1.一種始終線性放電和減少數字步驟的D6T存內計算加速器，所述D6T存內計算加速器的宏模塊包括數字旁路和模擬旁路，由D6T位元組成的D6T陣列作為數字旁路和模擬旁路的公共區域，實現了存內計算，其特征在于： 每個D6T位元同時支持常規內存模式和IMC模式，包括：一個寫數據晶體管N1，用于通過字線WWL及位線WBL將邏輯“0”和“1”寫入存儲節點QB；一個晶體管P1，用于維持邏輯“1”，使存儲節點QB的“1”直接連接到VDD；由一個晶體管P2及一個晶體管N4組成的反相器，用于提供晶體管P1的柵極電壓，并且用于增加存儲節點QB的寄生電容；解耦合的讀晶體管N2、N3，向外提供雙解耦端口，讀晶體管N2、N3還能分別獨立用于卷積計算；用于給出選通讀晶體管N2、N3的選通信號的選通信號線S1、S2；用于讀數據或獲得卷積結果的位線RBL1、RBL2； 通過始終線性放電卷積機制降低了位線電壓，但在位線的整個電壓范圍內保持線性計算：假設時域輸入的最長脈沖寬度為T，宏模塊在T2+δT處采樣卷積電壓，其中，δT為ps級延遲：如果卷積電壓VH-VL2，VH表示位線預充電壓，VL表示位線經過晶體管放電的最小電壓，通過電壓源將電容頂板升壓至VH-VL2，使被放電的位線RBL1和RBL2電壓重新回到一個高的電壓，保持足夠的Vds，使位線上進行卷積的讀晶體管N2、N3維持為恒流源；否則，關閉電壓源并繼續計算； 在始終線性放電卷積機制中，每條位線RBL1、RBL2連接255C0電容結構的MOM電容用于多位符號計算，其中，C0為單位電容，每組255C0之間分布了可靈活配置的開關，這些開關能夠在不同的位線RBL1和RBL2之間進行電容的重組，進行電荷重新分配，實現不同位之間的運算，位線RBL1和RBL2上的卷積結果進入255C0電容結構中進行電荷重分配，接著通過ReLU電路獲得激活結果，該激活結果作為偏置電壓時間轉換器旁路的采樣輸入； 每行D6T位元陣列都有一個偏置電壓時間轉換器，用于采集卷積以及ReLU電路的激活結果，激活結果被采樣到偏置電壓時間轉換器的Csamp電容中保持或者去產生一個時間信號，這個時間信號重新輸入到D6T位元陣列中進行卷積。

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