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龍圖騰網獲悉曙光網絡科技有限公司申請的專利基于FPGA的DDR2 SRAM接口電路及其相位調整方法獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN114090241B 。

龍圖騰網通過國家知識產權局官網在2025-09-09發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202111313153.8，技術領域涉及：G06F9/50；該發明授權基于FPGA的DDR2 SRAM接口電路及其相位調整方法是由胡玉慶;杜春奇;盧士鵬設計研發完成，并于2021-11-08向國家知識產權局提交的專利申請。

本基于FPGA的DDR2 SRAM接口電路及其相位調整方法在說明書摘要公布了：本發明公開了一種基于FPGA的DDR2SRAM接口電路及其相位調整方法，所述電路包括：控制模塊，所述控制模塊用于發出控制命令以及時鐘信號；所述時鐘信號為phy_clk；SRAM模塊，所述SRAM模塊與所述控制模塊連接；讀寫數據模塊，所述讀寫數據模塊基于所述phy_clk的時鐘域，根據所述控制命令將數據寫入所述SRAM模塊或者讀取所述SRAM模塊的數據；相位調整模塊，所述相位調整模塊與所述讀寫模塊連接，所述相位調整模塊用于尋找讀寫數據的相位窗口，確定中間值。本發明的技術方案，DDR2SRAM寫數據和讀數據在同一個時鐘域下，無需對讀返回數據做跨時鐘處理。

本發明授權基于FPGA的DDR2 SRAM接口電路及其相位調整方法在權利要求書中公布了：1.一種基于FPGA的DDR2SRAM接口電路，其特征在于，包括： 控制模塊，所述控制模塊用于發出控制命令以及時鐘信號；所述時鐘信號為phy_clk； SRAM模塊，所述SRAM模塊與所述控制模塊連接； 讀寫數據模塊，所述讀寫數據模塊基于所述phy_clk的時鐘域，根據所述控制命令將數據寫入所述SRAM模塊或者讀取所述SRAM模塊的數據，其中，讀數據和寫數據基于同一時鐘域進行； 相位調整模塊，所述相位調整模塊與所述讀寫數據模塊連接，所述相位調整模塊用于調整寫相位和讀相位； 所述控制模塊還用于當讀數據命令有效時，產生讀數據有效標識，對所述讀數據有效標志打拍延遲，設定固定延遲拍數為P，所述P等于所述phy_clk； 所述相位調整模塊還用于通過預設Odelay_tap_count以及idelay_tap_count的初始值分別為M＝0、N＝0，再根據讀寫正確的組合集，確定目標寫相位的tap值，并根據所述目標寫相位的tap值，確定目標讀相位的tap值。

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