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龍圖騰網(wǎng)通過(guò)國(guó)家知識(shí)產(chǎn)權(quán)局官網(wǎng)在2025-08-29發(fā)布的發(fā)明授權(quán)授權(quán)公告中獲悉：該發(fā)明授權(quán)的專(zhuān)利申請(qǐng)?zhí)?專(zhuān)利號(hào)為：202210163187.1，技術(shù)領(lǐng)域涉及：G06F9/4401；該發(fā)明授權(quán)FPGA相鄰輸出多路復(fù)用器直接連接以最小化路由跳是由馬塞爾·戈特;布雷特·格雷迪設(shè)計(jì)研發(fā)完成，并于2022-02-22向國(guó)家知識(shí)產(chǎn)權(quán)局提交的專(zhuān)利申請(qǐng)。

本FPGA相鄰輸出多路復(fù)用器直接連接以最小化路由跳在說(shuō)明書(shū)摘要公布了：描述了提供FPGA相鄰輸出多路復(fù)用器直接連接以減少和潛在地最小化路由跳的方法和設(shè)備。本文描述的實(shí)施例包括添加從一個(gè)瓦片到相鄰?fù)咂妮敵龆嗦窂?fù)用的直接連接。一種FPGA設(shè)備包括多個(gè)邏輯塊瓦片。一個(gè)或多個(gè)直接連接從多個(gè)邏輯塊瓦片的一個(gè)或多個(gè)邏輯塊瓦片延伸到一個(gè)或多個(gè)相鄰邏輯塊瓦片的輸出多路復(fù)用器的一個(gè)或多個(gè)輸入端。一個(gè)或多個(gè)直接連接被配置為驅(qū)動(dòng)起始于一個(gè)或多個(gè)相鄰邏輯塊瓦片的一個(gè)或多個(gè)線。

本發(fā)明授權(quán)FPGA相鄰輸出多路復(fù)用器直接連接以最小化路由跳在權(quán)利要求書(shū)中公布了：1.一種現(xiàn)場(chǎng)可編程門(mén)陣列設(shè)備即FPGA設(shè)備，包括： 多個(gè)邏輯塊瓦片，包括一個(gè)或多個(gè)第一邏輯塊瓦片以及一個(gè)或多個(gè)第二邏輯塊瓦片，其中一個(gè)或多個(gè)第一線聯(lián)接到所述一個(gè)或多個(gè)第一邏輯塊瓦片的一個(gè)或多個(gè)輸出端；以及 一個(gè)或多個(gè)直接連接，從所述一個(gè)或多個(gè)第一邏輯塊瓦片的一個(gè)或多個(gè)輸出端延伸到所述一個(gè)或多個(gè)第二邏輯塊瓦片的輸出多路復(fù)用器的一個(gè)或多個(gè)輸入端，其中所述一個(gè)或多個(gè)第二邏輯塊瓦片是所述一個(gè)或多個(gè)第一邏輯塊瓦片的相鄰邏輯塊瓦片，并且其中所述一個(gè)或多個(gè)直接連接用于驅(qū)動(dòng)一個(gè)或多個(gè)第二線，所述一個(gè)或多個(gè)第二線聯(lián)接到所述一個(gè)或多個(gè)第二邏輯塊瓦片的一個(gè)或多個(gè)輸出端， 其中所述一個(gè)或多個(gè)第一邏輯塊瓦片包括具有一個(gè)或多個(gè)第一輸出多路復(fù)用器的第一邏輯塊，并且所述一個(gè)或多個(gè)第二邏輯塊瓦片包括具有一個(gè)或多個(gè)第二輸出多路復(fù)用器的第二邏輯塊，其中所述一個(gè)或多個(gè)第一輸出多路復(fù)用器的輸出端直接連接到所述一個(gè)或多個(gè)第二輸出多路復(fù)用器的輸入端。

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