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龍圖騰網(wǎng)獲悉西安郵電大學(xué)申請的專利一種FPGA與DSP數(shù)據(jù)通信方法與系統(tǒng)獲國家發(fā)明授權(quán)專利權(quán)，本發(fā)明授權(quán)專利權(quán)由國家知識產(chǎn)權(quán)局授予，授權(quán)公告號為：CN114925017B 。

龍圖騰網(wǎng)通過國家知識產(chǎn)權(quán)局官網(wǎng)在2025-08-26發(fā)布的發(fā)明授權(quán)授權(quán)公告中獲悉：該發(fā)明授權(quán)的專利申請?zhí)?專利號為：202210460397.7，技術(shù)領(lǐng)域涉及：G06F15/78；該發(fā)明授權(quán)一種FPGA與DSP數(shù)據(jù)通信方法與系統(tǒng)是由楊軍華;王少敏;吳麗君;師亞莉;楊海龍;李緒平;蔣杰偉設(shè)計研發(fā)完成，并于2022-04-24向國家知識產(chǎn)權(quán)局提交的專利申請。

本一種FPGA與DSP數(shù)據(jù)通信方法與系統(tǒng)在說明書摘要公布了：本發(fā)明屬于數(shù)字電路設(shè)計技術(shù)領(lǐng)域，涉及一種FPGA與DSP數(shù)據(jù)通信方法與系統(tǒng)。克服現(xiàn)有通信方法存在的數(shù)據(jù)易丟失、發(fā)送數(shù)據(jù)的連貫性較低的問題。在FPGA內(nèi)配置數(shù)據(jù)發(fā)送模塊和數(shù)據(jù)接收模塊；將雙口RAM作為數(shù)據(jù)發(fā)送模塊，雙口RAM通過DSP的Link?Port接口與DSP連接，采用乒乓操作模式將FPGA內(nèi)的數(shù)據(jù)發(fā)送至DSP進行處理；將異步FIFO作為數(shù)據(jù)接收模塊，異步FIFO通過DSP的Link?Port接口與DSP連接，基于異步FIFO接收DSP發(fā)送的數(shù)據(jù)。基于本發(fā)明可以完成FPGA與DSP的不間斷通信，既保證了接收數(shù)據(jù)的不丟失，同時兼顧了發(fā)送數(shù)據(jù)的連貫性，保證數(shù)據(jù)準(zhǔn)確。

本發(fā)明授權(quán)一種FPGA與DSP數(shù)據(jù)通信方法與系統(tǒng)在權(quán)利要求書中公布了：1.一種FPGA與DSP數(shù)據(jù)通信方法，其特征在于：在FPGA內(nèi)配置數(shù)據(jù)發(fā)送模塊和數(shù)據(jù)接收模塊； 將雙口RAM作為數(shù)據(jù)發(fā)送模塊，雙口RAM通過DSP的Link-Port接口與DSP連接，采用乒乓操作模式將FPGA內(nèi)的數(shù)據(jù)發(fā)送至DSP進行處理； 將異步FIFO作為數(shù)據(jù)接收模塊，異步FIFO通過DSP的Link-Port接口與DSP連接，基于異步FIFO接收DSP發(fā)送的數(shù)據(jù)； 采用乒乓操作模式將FPGA內(nèi)的數(shù)據(jù)讀取至DSP進行處理，具體如下： FPGA將數(shù)據(jù)寫入第ram_a的同時，DSP通過Link-Port接口讀取前一時刻寫入第ram_b的數(shù)據(jù)； FPGA將數(shù)據(jù)寫入第ram_b的同時，DSP通過Link-Port接口讀取前一時刻寫入第ram_a的數(shù)據(jù)； 其中第ram_a和第ram_b為雙口RAM內(nèi)的不同存儲器； DSP通過Link-Port接口讀取數(shù)據(jù)時，將Link-Port接口的LxCLKOUT作為應(yīng)答時鐘，具體過程如下： 在有效數(shù)據(jù)來臨之前，F(xiàn)PGA首先控制LxCLKOUT置低6個時鐘周期以上；然后將第一組數(shù)據(jù)在第一個時鐘上升沿發(fā)送至DSP，第二組數(shù)據(jù)在第一個時鐘下降沿發(fā)送至DSP，如此依次進行，將FPGA內(nèi)的數(shù)據(jù)發(fā)送至DSP。

如需購買、轉(zhuǎn)讓、實施、許可或投資類似專利技術(shù)，可聯(lián)系本專利的申請人或?qū)＠麢?quán)人西安郵電大學(xué)，其通訊地址為：710121 陜西省西安市長安區(qū)韋郭路西安郵電大學(xué)；或者聯(lián)系龍圖騰網(wǎng)官方客服，聯(lián)系龍圖騰網(wǎng)可撥打電話0551-65771310或微信搜索“龍圖騰網(wǎng)”。