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龍圖騰網獲悉泉城省實驗室;山東大學申請的專利一種面向FPGA神經網絡加速器的實時性分析方法獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN116128033B 。

龍圖騰網通過國家知識產權局官網在2025-09-09發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202310245213.X，技術領域涉及：G06N3/063；該發明授權一種面向FPGA神經網絡加速器的實時性分析方法是由鞠雷;江瀟;張偉設計研發完成，并于2023-03-15向國家知識產權局提交的專利申請。

本一種面向FPGA神經網絡加速器的實時性分析方法在說明書摘要公布了：本發明涉及一種面向FPGA神經網絡加速器的實時性分析方法，屬于實時系統技術領域，包括以下步驟：對FPGA片上系統進行預分析，獲取DPU部署信息；根據不同硬件部件的原理，提取出會對FPGA片上系統的CNN推理產生影響的硬件因素，并通過實驗驗證，建立系統硬件模型和DPU執行模型；根據模型建立通用化公式，構建FPGA片上系統的通用共享總線仲裁和內存訪問爭用模型。通過實驗測量出通用共享總線仲裁和內存訪問爭用模型中的參數最壞情況的取值；將參數值代入模型公式中，根據FPGA片上系統硬件模型，靜態分析出每個CNN推理的最壞執行時間界限。本申請考慮了多DPU部署環境下的FPGA片上系統，是對于多核異構系統的靜態實時性分析的進一步嘗試。

本發明授權一種面向FPGA神經網絡加速器的實時性分析方法在權利要求書中公布了：1.一種面向FPGA神經網絡加速器的實時性分析方法，其特征在于，包括步驟如下： 通過實驗測量出通用共享總線仲裁和內存訪問爭用模型中的參數最壞情況的取值； 將參數值代入模型公式中，根據FPGA片上系統硬件模型，靜態分析出每個CNN推理的最壞執行時間界限； 構建FPGA片上系統的通用共享總線仲裁和內存訪問爭用模型的方法，包括以下步驟： 對FPGA片上系統進行預分析，獲取DPU部署信息； 根據不同硬件部件的原理，提取出會對FPGA片上系統的CNN推理產生影響的硬件因素，并通過實驗驗證，建立系統的硬件模型和DPU的執行模型； 根據模型建立通用化公式，構建FPGA片上系統的通用共享總線仲裁和內存訪問爭用模型； 建立通用化公式具體為： 步驟一：根據DPU執行模型，得到通用的DPU推理時間總體計算公式： Ttotal＝max{TR,TINS+TW}+TELAB TELAB被看作一個恒定值計算，對其他三個階段進行分析，有如下計算方法： 其中，Ttrsf指的是所有事務的傳輸時間之和；而Twait指的是因為和其他DPU之間的沖突而產生的事務等待時間； 步驟二：根據AXI讀寫規范以及DPU原理得到傳輸時間的計算方法； 數據和指令的讀寫都通過AXI事務完成，一個AXI事務包括了多次AXI傳輸；一個完整的讀事務包括一個讀地址請求，以及多個數據的傳回；一個完整的寫事務包括一個寫地址請求，多個數據的寫入，以及一個寫入返回；記一個地址請求的傳輸時間為對于寫事務，這里的傳輸時間包括寫入返回；記一個數據的讀寫時間為記不同的PL-PS接口所需要的讀寫時間為這些時間作為參數都可以通過實驗測出； 對于DPU的讀指令階段，傳輸時間計算方法如下： 其中，NINS表示一次CNN推理的讀指令事務總數量，ΔINS表示一次CNN推理的指令總數量； 對于DPU的讀寫數據階段，傳輸時間計算方法如下： 其中，和分別表示一次CNN推理過程中兩個數據接口所發出的讀寫數據事務總數量，和分別表示一次CNN推理過程中經過兩個數據接口的數據總數量； 步驟三：根據FPGASoC硬件模型以及AXI互連和DDR的仲裁原理得到等待時間的計算方法； 建立一個通用的n:1互連模型，假設AXI互連上有n個主接口與一個從接口，則對于DPUDa所發出的一個讀寫事務，假設這個事務通過AXI互連的第i個端口傳輸，它在這個AXI互連上所需要等待的最多事務數通過如下方法計算： 這里用表示第j個端口中的總事務數量；這里用表示第j個端口中來自DPUDa的事務數量。

如需購買、轉讓、實施、許可或投資類似專利技術，可聯系本專利的申請人或專利權人泉城省實驗室;山東大學，其通訊地址為：250100 山東省濟南市歷城區經十東路國家超算濟南中心科技園；或者聯系龍圖騰網官方客服，聯系龍圖騰網可撥打電話0551-65771310或微信搜索“龍圖騰網”。