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龍圖騰網獲悉中科億海微電子科技(蘇州)有限公司申請的專利一種面向同數(shù)連加的FPGA綜合工具進位鏈優(yōu)化方法和裝置獲國家發(fā)明授權專利權，本發(fā)明授權專利權由國家知識產權局授予，授權公告號為：CN120371773B 。

龍圖騰網通過國家知識產權局官網在2025-08-29發(fā)布的發(fā)明授權授權公告中獲悉：該發(fā)明授權的專利申請?zhí)?專利號為：202510845703.2，技術領域涉及：G06F15/78；該發(fā)明授權一種面向同數(shù)連加的FPGA綜合工具進位鏈優(yōu)化方法和裝置是由劉洋;魏育成設計研發(fā)完成，并于2025-06-24向國家知識產權局提交的專利申請。

本一種面向同數(shù)連加的FPGA綜合工具進位鏈優(yōu)化方法和裝置在說明書摘要公布了：本申請?zhí)峁┝艘环N面向同數(shù)連加的FPGA綜合工具進位鏈優(yōu)化方法和裝置，方法包括：獲取第一加法單元中相同信號和連加次數(shù)n；獲取連加次數(shù)的二進制數(shù)組b[0?log2n]；若b[i]=1，生成左移運算單元并映射成觸發(fā)器單元鏈表，將其輸出信號存儲到數(shù)組N1；根據(jù)數(shù)組N1產生log2n個第二加法單元，將其輸出信號存儲到數(shù)組C，得到集合N2和N3；獲取第一級不需要處理的輸出信號到第二加法單元的映射集合，更新集合N2和N3；遍歷集合N2和N3中每個信號sig，將信號sig對應的第二加法單元映射成進位鏈單元鏈表。本申請能夠優(yōu)化進位鏈的資源分配，減少綜合后邏輯資源的數(shù)量。

本發(fā)明授權一種面向同數(shù)連加的FPGA綜合工具進位鏈優(yōu)化方法和裝置在權利要求書中公布了：1.一種面向同數(shù)連加的FPGA綜合工具進位鏈優(yōu)化方法，其特征在于，所述方法包括： 獲取電路網表中每個同數(shù)連加的加法單元，作為第一加法單元，統(tǒng)計出第一加法單元中相同的信號sig和連加次數(shù)n； 獲取每個第一加法單元的連加次數(shù)的二進制表示數(shù)組b[0-log2n]； 針對所述數(shù)組b[0-log2n]中的每一位i，若b[i]=1，則生成一個左移運算單元； 將產生的每個左移運算單元映射成觸發(fā)器單元鏈表，并將所述觸發(fā)器單元鏈表的輸出信號存儲到信號數(shù)組N1中； 根據(jù)所述信號數(shù)組N1產生log2n個加法單元，作為第二加法單元，所述第二加法單元的輸出信號存儲到數(shù)組C中，用最后一個第二加法單元的輸出信號C[log2n]作為第一加法單元的輸出信號，得到集合N2和集合N3，其中所述集合N2與所述集合N3互不相交； 通過迭代分析獲取第一級不需要處理的輸出信號到第二加法單元的映射集合，更新集合N2和集合N3； 遍歷更新后的集合N2和集合N3中的每個信號sig，從第一位開始，將信號sig對應的第二加法單元映射成進位鏈單元鏈表；其中，將第二加法單元映射成進位鏈單元鏈表的方法包括：獲取所述第二加法單元的輸入A端信號sig_a、輸入B端信號sig_b和輸出Y端信號sig_y，獲取信號sig_a的最小位寬w1；遍歷變量i從0到w1-1；創(chuàng)建一個組合邏輯類型的第一邏輯單元c1，第一邏輯單元c1的輸入端口信號賦值為sig_a[i]、sig_b[i]，第一邏輯單元c1的輸出端口信號賦值為sig_y[i]，并產生一個進位輸出信號；若i=0，設置查找表掩碼等于第一掩碼值，否則，為第一邏輯單元c1產生一個進位輸入信號并賦值為上一級單元的進位輸出信號，設置查找表掩碼等于第二掩碼值。

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